http://www.pythonclub.org/ 2026-04-30T16:24:21+00:00 http://www.pythonclub.org/ http://www.pythonclub.org/lib/tpl/dokuwiki/images/favicon.ico text/html 2013-02-25T07:57:15+00:00 http://www.pythonclub.org/vlsi/scripts/create-lib-from-verilog?rev=1361779035&do=diff Create .lib File From Verilog 从网表产生.lib，再生成.db文件，是后端经常做的工作。 通常我们用PrimeTime产生.db和.lib文件。 其实我们可以直接根据网表写一个空的.lib文件，再用DC生成.db。应该比较快一些。 text/html 2014-08-25T09:39:20+00:00 http://www.pythonclub.org/vlsi/scripts/get-block-size?rev=1408959560&do=diff Get block size by Batch set serdeses_50 [list \ cw108050_10rx10tx_2_0_h \ cw108050_10rx10tx_2_0_v \ cw108050_4rx4tx_2_0_h \ cw108050_4rx4tx_2_0_v \ ] set serdeses_56 [list \ cw108056_10rx10tx_1_0_h \ cw108056_10rx10tx_1_0_v \ cw108056_4rx4tx_1_0_h \ cw108056_4rx4tx_1_0_v \ ] set report_file serdes_size.rpt sh touch $report_file close_mw_lib foreach serdes $serdeses_50 { open_mw_lib -r ${serdes}_8+2.mwlib open_mw_cel ${serdes}.FRAM set… text/html 2018-04-02T06:57:11+00:00 http://www.pythonclub.org/vlsi/scripts/prefix-verilog-module?rev=1522652231&do=diff Prefix Verilog Modules 做Top STA或Power分析的时候，需要用到Top的Verilog Netlist，但是在DFT的时候没有把所有的模块都uniquify， ICC在做优化的时候会在模块上面加port/pin，所以在Top读网表的时候会模块定义会有冲突。写了个脚本，给各个模块加了个前缀，解决了这个问题。