vlsi:start
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vlsi:start [2012/11/20 06:10] |
vlsi:start [2017/03/31 09:07] (当前版本) admin [Models] |
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| 行 13: | 行 13: | ||
| * [[vlsi:basic:unate]] | * [[vlsi:basic:unate]] | ||
| + | * [[vlsi:verilog:start]] | ||
| + | * [[vlsi:basic:fail]] | ||
| ===== Models ===== | ===== Models ===== | ||
| * [[vlsi:models:wire-load-model]] | * [[vlsi:models:wire-load-model]] | ||
| * [[vlsi:models:etm]] | * [[vlsi:models:etm]] | ||
| + | * [[vlsi:models:aocv]] | ||
| ===== EDA Tools ===== | ===== EDA Tools ===== | ||
| 行 32: | 行 35: | ||
| ===== Scripts Utility===== | ===== Scripts Utility===== | ||
| * [[vlsi:scripts:prefix-verilog-module]] | * [[vlsi:scripts:prefix-verilog-module]] | ||
| + | * [[vlsi:scripts:create-lib-from-verilog]] | ||
| + | * [[vlsi:scripts:get-block-size]] | ||
vlsi/start.1353391852.txt.gz · 最后更改: 2012/11/20 06:10 (外部编辑)
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